【導(dǎo)讀】在描述高速運(yùn)行的數(shù)字系統(tǒng)時(shí)，噪聲容限是最重要的參數(shù)之一。通常情況下，噪聲容限定義了 I/O 引腳上或接口中可接受的噪聲水平。在數(shù)字電子技術(shù)領(lǐng)域，噪聲容限是指 I/O 引腳上出現(xiàn)但不會(huì)導(dǎo)致接收邏輯狀態(tài)出錯(cuò)的噪聲水平。這個(gè)值在時(shí)域中經(jīng)常調(diào)用，用于測(cè)量比特誤碼率。
在描述高速運(yùn)行的數(shù)字系統(tǒng)時(shí)，噪聲容限是最重要的參數(shù)之一。通常情況下，噪聲容限定義了 I/O 引腳上或接口中可接受的噪聲水平。在數(shù)字電子技術(shù)領(lǐng)域，噪聲容限是指 I/O 引腳上出現(xiàn)但不會(huì)導(dǎo)致接收邏輯狀態(tài)出錯(cuò)的噪聲水平。這個(gè)值在時(shí)域中經(jīng)常調(diào)用，用于測(cè)量比特誤碼率。
如果您正在設(shè)計(jì)高速 PCB 并需要執(zhí)行串?dāng)_檢查，首先應(yīng)明確評(píng)估成功的具體標(biāo)準(zhǔn)。從數(shù)字器件的 CMOS 噪聲容限值入手是個(gè)不錯(cuò)的選擇，因?yàn)檫@些器件很可能是采用 CMOS 工藝制造的。
邏輯系列的噪聲容限值
電子產(chǎn)品中使用的所有邏輯系列都具有用于定義二進(jìn)制邏輯狀態(tài)的高閾值和低閾值。在每種狀態(tài)下，信號(hào)電平都有一個(gè)可接受的電壓范圍，這決定了接口上的噪聲容限，而噪聲容限是邏輯系列的函數(shù)。對(duì)于采用 CMOS 工藝制造的較新器件，噪聲容限也是電源電壓的函數(shù)，并隨著核心電壓值的降低逐漸下降。
下表總結(jié)了不同邏輯系列的部分噪聲容限值。由于高電平和低電平狀態(tài)下的噪聲容限值不同，通常取兩者中的較小值作為器件 I/O 引腳上可接受的噪聲電平。
核心電壓已降至 1.8V 以下（例如 1.2V、1.0V 和 0.8V），這些器件的噪聲容限也隨著核心電壓的降低而下降。大多數(shù)采用 CMOS 工藝制造的常見數(shù)字 ASIC 和微控制器都在 LVCMOS 核心電壓水平下運(yùn)行。
噪聲容限的應(yīng)用
在 PCB 設(shè)計(jì)中，噪聲容限主要用于分析以下三個(gè)特定 SI 問題：
地彈
串?dāng)_
電源軌噪聲
地彈和串?dāng)_可以在時(shí)域中分析，并與所允許的噪聲容限進(jìn)行比較。例如，在簡(jiǎn)單的串?dāng)_仿真中，可以將計(jì)算得出的串?dāng)_脈沖幅度與噪聲容限進(jìn)行比較，以快速評(píng)估串?dāng)_是否超出可接受范圍。
例如，下圖中的串?dāng)_仿真示例顯示串?dāng)_比率（受害者峰值電壓與攻擊者峰值電壓）為 8.46%。當(dāng)攻擊者的峰值信號(hào)水平為 1.8V 時(shí)，峰值串?dāng)_為 152 mV，略低于此示例接口的噪聲容限。
對(duì)于地彈問題，通常使用示波器進(jìn)行測(cè)量。當(dāng) I/O 引腳暴露在 PCB 上時(shí)，使用帶寬足夠高的示波器探頭便可直接測(cè)量地彈。
上述問題中的最后一項(xiàng)（即電源軌噪聲的 I/O 噪聲）較難理解，因?yàn)殡娫窜壴肼暡⒉粫?huì)以 1:1 的比例傳輸至 I/O 輸出。這是由 CMOS 緩沖電路的性質(zhì)所決定的，其中涉及半導(dǎo)體裸片上的諸多晶體管和無源元件。正因如此，業(yè)界開發(fā)了兼顧電源影響的 SI 仿真工具，以更精確地分析電源軌噪聲對(duì) SI 的影響。目前，I/O 上的噪聲必須作為注入電源軌噪聲的函數(shù)進(jìn)行測(cè)量。這種測(cè)量方法較為復(fù)雜，無法直接適用于所有 PCB 堆疊。
低于 1.8V 的高速接口
在高速接口中，眼圖通常用于評(píng)估信號(hào)完整性，因?yàn)樗窃诮邮掌骷?I/O 引腳上測(cè)量的。即使在信號(hào)電壓高達(dá) 1.8V 的接口中，噪聲容限也不會(huì)直接用于評(píng)估，而是包含在眼圖的另一項(xiàng)評(píng)估指標(biāo)中，即眼圖模板或眼開度。眼圖模板對(duì)信號(hào)電平的上升時(shí)間和噪聲設(shè)定了限制，如下圖所示。
高級(jí)信號(hào)完整性仿真器允許用戶指定眼圖模板，以便根據(jù)仿真數(shù)據(jù)計(jì)算比特誤碼率。這些仿真器可以直接處理 PCB 布局?jǐn)?shù)據(jù)，并確定串?dāng)_、ISI 和抖動(dòng)的合理準(zhǔn)確估計(jì)值。雖然噪聲容限是這些仿真的一項(xiàng)輸入?yún)?shù)，但無需手動(dòng)檢查眼圖中的每條軌跡，即可判斷通道的合規(guī)性。
如需加快 CMOS 接口噪聲容限的分析速度，可以使用 Cadence 的系統(tǒng)分析工具組合評(píng)估高速數(shù)字系統(tǒng)。新一代 Sigrity X 可以與 Clarity 3D Solver 配合工作，并與 Allegro X PCB Designer 和 Allegro X Advanced Package Designer 工具緊密集成。這一全新特性可以幫助 PCB 和 IC 封裝設(shè)計(jì)師將端到端、multi-fabric 和多電路板系統(tǒng)（從發(fā)射端到接收端或從電源到耗電端）相結(jié)合，確保 SI/PI 成功簽核。
文章來源：Cadence
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