【導(dǎo)讀】DDR4是JEDEC組織關(guān)于DRAM器件的下一代標(biāo)準(zhǔn)。DDR4主要是針對需要高帶寬低功耗的場合。這些需求導(dǎo)致了DDR4芯片引入了一些新的特點，這些新的特點，導(dǎo)致在系統(tǒng)設(shè)計中，引入一些新的設(shè)計需求。
DDR4的I/O架構(gòu)稱為PSOD（Pseudo Open Drain），這個新的設(shè)計，將會帶來接收端功耗的變化，以及Vref電平的差異。接下來的將會討論P(yáng)SOD輸出和上一代DDR3標(biāo)準(zhǔn)的差異。
POD vs STLL
驅(qū)動DRAM工業(yè)發(fā)展的一個主要市場需求是對內(nèi)存器件的低功耗要求。介于這個原因，DDR4引入了一個新的IO驅(qū)動標(biāo)準(zhǔn)，成為PSOD（Pseudo Open Drain）。在PSOD里，接收端將信號端接到軌電壓（VDD），而不是軌電壓的一半（VDD/2）。
為了直觀的看出端接方式的差異對總的功耗的影響，下面分別比較了在輸出高和低得情況下，DDR4/DDR3的電流流向。
當(dāng)輸出為低時，SSTL/POD的都會有電流流過。實際上，POD的拉電流會比SSTL稍大，因為其端接的軌電壓，而SSTL的端接到軌電壓的一般。這個也是為什么DDR4的軌電壓選用了一個稍微低一點的電平。
主要的區(qū)別在于輸出高電平時。SSTL電平將會繼續(xù)有消耗電流，并且電流大小和輸出低電平的時候一致。POD在輸出高電平時，沒有工作電流。
所以，一個降低DDR4系統(tǒng)功耗的方法是，盡量加大DDR4輸出高的數(shù)量。這個就是為什么DDR4中多了“DBI管腳”。舉個例子，當(dāng)8bit lane中有至少有5個DQ都是低時，所有的Bit將會被翻轉(zhuǎn)，并且DBI（Data Bus Inversion）置低，用來指示數(shù)據(jù)線的反轉(zhuǎn)。通過這個方法，總共9個信號中（8個DQ和1個DBI），總有至少5個是被驅(qū)動為高電平。如果原始的數(shù)據(jù)中有4個或者更多的信號被驅(qū)動為高時，那么DBI信號也將會設(shè)為高，同樣，還是9個里面至少有5個為高。這樣的話，在每一個數(shù)據(jù)傳輸?shù)倪^程中，都是至少有5/9的數(shù)據(jù)是高電平，可以在一定程度上降低了功耗。
