【導讀】本文主要基于芯片測試目的，針對外圍電路中的環路濾波器設計來進行討論，文中給出了一種簡單、易行的工程化計算方法和流程，并對其進行了驗證測試，測試結果滿足芯片測試的需要。這種方法已經應用于多款小數分頻頻率合成器的測試電路的設計中。
小數分頻頻率合成器在測試時必須外接一個環路濾波器電路與壓控振蕩器才能構成一個完整的鎖相環電路。其外圍電路中環路濾波器的設計好壞將直接影響到芯片的性能測試。以ADF4153小數分頻頻率合成器為例，研究了其外圍環路濾波器的設計方法，給出了基于芯片測試的環路濾波器設計流程，并進行了驗證測試。
測試結果表明，該濾波器可滿足小數分頻頻率合成器芯片測試的需要。在進行小數分頻頻率合成器的芯片測試時，數字部分可以通過常規的數字測試方法即可以實現；而輸出射頻信號的相位噪聲、雜散噪聲則需要芯片工作在正常的輸出狀態下才能測試。小數分頻頻率合成器芯片在測試時需要與外接環路濾波器（LF）、壓控振蕩器（VCO）才能構成完整的鎖相環回路，在具備正常的芯片功能的前提下才能實現對其相位噪聲、雜散噪聲下的測試。
一般而言，壓控振蕩器均使用現成的器件，在挑選器件時注意性能指標的匹配就可以，只有環路濾波器才是需要計算和設計的。環路濾波器在整個電路中主要作為一個低通濾波器，它將芯片鑒相器輸出的脈沖信號進行低通濾波，將高頻分量濾除，最終得到一個相對平滑的直流電壓信號去控制VCO工作，從而獲得一個穩定的頻率輸出。環路濾波器的性能將直接影響到小數分頻頻率合成器芯片性能的測試。
本文以ADF 4153型小數分頻頻率合成器為例，給出了容易實現的三階環路濾波器的設計方法，能夠滿足芯片實際測試的需要。
外接環路濾波器的設計
環路濾波器是電荷泵鎖相環電路的重要環節，它連接在電荷泵和壓控振蕩器之間。鎖相環的基本頻率特性是由環路濾波器決定的。實際上，正是由于環路濾波器的存在，鎖相環才可以選擇工作在任意的中心頻率和帶寬內。環路濾波器的類型多種多樣，大致分為有源濾波器和無源濾波器兩大類，無源濾波器與有源濾波器相比，其優點在于：結構簡單、低噪聲、高穩定度和易以實現。
最常見的無源濾波器是如圖1所示的三階濾波器。一般而言，環路濾波器的帶寬應為PFD頻率（通道間隔）的1/10.提高環路帶寬會縮短鎖定時間。但環路帶寬過大會大幅度地增加不穩定性，從而導致鎖相環無法鎖定的狀態。
圖1三階環路濾波器
環路濾波器設計參數的選擇
為了研究環路濾波器對鎖相環輸出頻率相位噪聲的影響，設計出符合芯片測試需要的外圍環路濾波器。我們在ADIsimPLL軟件中進行了如下仿真配置。器件型號：ADF 4153，fPFD=25MHz（理想信號源），INT=69，FRAC=101，MOD=125，VCO采用ZComm公司的V674ME34-LF，在該配置下，預期輸出的RFOUT=1.7452GHz.
a）設定環路濾波器帶寬為20kHz，相位裕度50°，其相位噪聲的仿真情況如圖2所示。
圖2環路帶寬20kHz時的相位噪聲仿真圖
從圖2中可以得知，當環路濾波帶寬為20kHz時，VCO所引起的相位噪聲占據了主導地位。芯片所引起的相位噪聲則被淹沒在總輸出噪聲之下。換句話說，當環路帶寬較窄（如20kH）的情況下，針對鎖相環輸出信號進行相位噪聲測試，其結果并不能真正地反映芯片輸出的相位噪聲。
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設定環路濾波器帶寬為100kHz，相位裕度50°，其相位噪聲的仿真情況如圖3所示。
圖3環路帶寬為100kHz時的相位噪聲仿真圖
從圖3中可以得知，當環路濾波帶寬為100kHz時，VCO對于總相位噪聲的貢獻顯著地降低，芯片所引起的相位噪聲占據了主導地位，在10kHz以內，總相位噪聲輸出的曲線基本與芯片所引起的相位噪聲重合。由此可以得知，當環路帶寬較寬（如 100kHz）的情況下，針對鎖相環輸出信號進行相位噪聲測試，其結果基本能真正反映芯片輸出的相位噪聲。
本文研究的ADF 4154的主要測試頻點為1.7452GHz（fPFD=25MHz，RSET=5.1k），根據測試要求進行綜合的考慮，設定了環路帶寬75kHz，相位裕度50°的約束條件。在進行ADF 4153的外圍電路設計時，首先需要確認所使用的VCO型號及其標稱性能。然后再根據ADI公司提供的ADIsim-PLL軟件進行三階環路濾波器的設計。從軟件得出C1~C3、R2、R3的具體取值，再根據現有的標稱電容電阻值進行調整，反算出實際設計的環路帶寬及相位裕度。
由此，我們確定了環路濾波器中各個電容、電阻的取值，并設計了可用于ADF 4153芯片測試的電路原理圖，如圖4所示。VCO的輸出不僅需要連接外部頻譜儀進行測試，還需要通過電容反饋到ADF 4153的REFINA端，同時REFINA端還需要預留SMA頭用于射頻輸入頻率范圍及靈敏度測試。一個簡單的電阻網絡用于完成VCO輸出信號功率的再分配。
圖4環路濾波器及射頻電路設計
